用verilog实现四位串并转换和并串转换
(2011-07-13 16:33:47)
小猪童靴最近再看数字电路课本的时候，看到移位寄存器这里很感兴趣，于是尝试着借助移位寄存器的原理来设计串并转换/并串转换程序。
好啦，废话少说了， 将代码贴上去：
module pal_serial_4( //四位并串转换程序
clk,rst,load,
din,dout
);
input clk,rst,load;
input[3:0] din;
output dout;
reg[3:0] databuff;
always @ (posedge clk or negedge rst or posedge load)
begin
if(!rst) databuff<=4'b0;
else if(load) databuff<=din;
else //databuff<={databuff[2:0],1'b0};
databuff<=databuff<<1; //将寄存器内的值左移，依次读出
end
assign dout=databuff[3];
endmodule
module serial_pal_4( //四位串并转换程序
clk,en,rst,
cin,cout
);
input cin,clk,en,rst;
output[3:0] cout;
reg[3:0] cout;
always @ (posedge clk or negedge rst)
begin
if(!rst) cout<=4'b0;
else if(en)
cout<={cout[2:0],cin};
else cout<=cout;
end
endmodule
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